[Verilog프로그래밍파일]dataflow 모델링 논리 설계
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작성일 19-06-17 22:00
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실습 2: Verilog의 dataflow 모델링 논리 설계
1. 목적
Verilog의 연속할당문에 의한 dataflow 모델링 방법을 사용하여 논리회로를 설계하는 방
법을 익히고 이를 간단한 회로의 설계에 적용한다.
2. 기초지식
- Verilog의 동작적 모델링 방법
- 연속할당문과 dataflow 모델링 방법
- 수의 표현방법
- 여러 가지 연산자
- Quartus II 사용법
3. 지식에 대한 자료(資料)
- 강의 교재 및 강의 자료(資料) 참조
- Quartus II Tutorial 자료(資料) 참조
4. 실습 내용
4.1 4비트 2x1 멀티플렉서
(1) 4비트 2x1 멀티플렉서를 조건연산자와 연속할당문을 사용하여 설계하고 동작을 검증하
시오.
module mux2_4(a, b, s, y);
input [3:0] a, b;
input s;
output [3:0] y;
assign y= s b : a;
endmodule
(2) 멀티플렉...
실습 2: Verilog의 dataflow 모델링 논리 설계
1. 목적
Verilog의 연속할당문에 의한 dataflow 모델링 방법을 사용하여 논리회로를 설계하는 방
법을 익히고 이를 간단한 회로의 설계에 적용한다.
2. 기초지식
- Verilog의 동작적 모델링 방법
- 연속할당문과 dataflow 모델링 방법
- 수의 표현방법
- 여러 가지 연산자
- Quartus II 사용법
3. 지식에 대한 자료(資料)
- 강의 교재 및 강의 자료(資料) 참조
- Quartus II Tutorial 자료(資料) 참조
4. 실습 내용
4.1 4비트 2x1 멀티플렉서
(1) 4비트 2x1 멀티플렉서를 조건연산자와 연속할당문을 사용하여 설계하고 동작을 검증하
시오.
module mux2_4(a, b, s, y);
input [3:0] a, b;
input s;
output [3:0] y;
assign y= s b : a;
endmodule
(2) 멀티플렉서에 적절한 propagation delay를 부여한 후에 동작을 검증하시오.
=
module mux2_4(a, b, s, y);
input [3:0] a, b;
input s;
output [3:0] y;
assign #10 y= s b : a;
endmodule
=
4.2 parameter를 사용한 멀티플렉서 설계 및 활용
(1) 4.1(1)에서 설계한 멀티플렉서를 parameter를 사용하여 멀티플렉서의 데이터 비트수를 지
정하여 다른 비트 수에 상대하여 재사용될 수 있도록 설계하시오. 비트수는 기본적으로 4
로 지정하시오.
=
module mux2_4(a, b, s, y);
parameter SIZE =4;
input [SIZE-1:0] a, b;
input s;
output [SIZE-1:0] y;
assign y= s b : a;
endmodule
=
(2) 32비트 4×1 멀티플렉서를 (…(skip)
순서
[Verilog프로그래밍파일]dataflow 모델링 논리 설계
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